Sigasi 公司在近期发布的技术博客中详细阐述了硬件描述语言的核心差异。文章重点分析了 VHDL 如何通过 delta 周期算法在并发环境中保持确定性。这一机制被认为是该语言最核心的技术优势，也是其区别于其他硬件描述语言的关键特征。该分析由 Sigasi 的技术专家撰写，引用了具体的算法执行流程，旨在帮助工程师理解底层逻辑。
在硬件设计领域，事件排序的确定性对于逻辑验证至关重要。VHDL 的 delta 周期算法将信号值更新与进程评估严格分开处理。信号更新首先完成，随后进程才进行计算和赋值。这种原子性操作确保了无论内部执行顺序如何，最终结果依然保持一致。文中展示了简化的 delta 周期算法示例，红色圆圈代表信号值更新，蓝色方块代表进程评估。
核心机制分析
信号更新被延迟到未来的 delta 周期中执行，从而避免了即时冲突。即使信号值更新和进程评估的触发顺序未定义，最终计算结果依然相同。Jan 在 Sigasi 博客中表示，这种机制是 VHDL 的皇冠明珠，为并发语言提供了内置的确定性保障。该算法的核心在于信号集总是先于进程集被完全处理，且内部顺序不影响结果。
相比之下，Verilog 缺乏类似的严格信号处理机制来隔离事件。Verilog 中的过程变量常用于计算和进程间通信，这增加了混淆风险。普通变量赋值与信号赋值在时序上存在模糊地带，容易导致非确定性行为。Verilog 中甚至存在多种事件排序的可能性，使得结果依赖于执行顺序。例如，值更新事件可能在进程评估之前或之后出现，导致不同的逻辑状态。这种设计选择使得 Verilog 在通用模型中不如 VHDL 稳健，增加了代码审查的难度。
语言设计差异
Verilog 使用了非阻塞赋值来延迟值更新，试图缓解排序问题。这仅在纯同步设计中能保证确定性结果，且依赖特定编码习惯。在测试平台和高层模型中，设计者需自行处理事件顺序，否则可能出错。非阻塞赋值虽然有所改进，但并未完全解决通用的事件排序问题。
这种差异源于两种语言对事件处理的根本设计理念不同。Verilog 设计者可能基于历史原因选择了不同的事件排序路径。非阻塞赋值被视为一种半成熟的解决方案，解决了重要用例但未覆盖所有情况。除了同步设计，测试台和高阶模型基本由设计者自行负责，缺乏语言层面的保护。
行业影响与展望
对于异步逻辑和复杂测试环境，非确定性可能引发难以复现的逻辑错误。VHDL 的确定性优势显著降低了硬件验证过程中的调试复杂度。尽管存在少量边缘情况，信号通信在实践中已足够可靠且易于维护。设计人员应重视这些底层机制对系统稳定性的影响。文中指出，VHDL 存在少量非确定性角落，如共享变量和文件 I/O，但在实际工程中很少使用。
设计人员在选择硬件描述语言时需充分考虑底层机制的确定性特性。理解 delta 周期有助于避免潜在的时序逻辑错误和仿真偏差。
未来工具链的改进仍需关注此类基础架构问题以提升设计效率。行业需要更清晰的标准来规范硬件描述语言中的事件处理逻辑，确保设计可靠性。Verilog 设计者可能基于特定原因选择了不同路径，值得未来研究。
